Přednášky:
1. Základní funkční bloky v logických obvodech. Programovatelné logické obvody PAL, GAL, FPGA, CPLD. Srovnání HW a SW realizace logických funkcí.
2. Architektura programovatelných obvodů FPGA. Řada Xilinx Spartan 3.
3. Způsoby návrhu FPGA a CPLD. Schématický návrh, jazyk VHDL pro popis logických struktur.
4. Návrh základních typů kombinačních logických obvodů: hradla, multiplexor, dekodér, sčítačka, komparátor.
5. Návrh základních typů sekvenčních logických obvodů: D-klopný obvod, datový a posuvný registr, čítače.
6. Hierarchický návrh číslicového systému.
7. Stavové automaty a jejich implementace v FPGA. Využití ve vestavěných řídicích systémech.
8. Implementace pamětí v FPGA. Bloková a distribuovaná paměť, vícebránové paměti.
9. Prvky DSP na platformě FPGA. Využití v lékařské přístrojové technice.
10. Návrh a použití IP maker. Core Generator, EDK.
11. Specifické prvky architektur FPGA. DCM, HW násobičky.
12. Přechodné děje v logických systémech. Synchronní a asynchronní návrh. Hazardy a jejich eliminace.
13. Podpůrné obvody pro realizaci logického systému s FPGA. Obvody pro napájení a styk s okolím.
Laboratoře:
1. Seznámení s obsahem cvičení a podmínkami pro zápočet. Úvod do vývojového prostředí Xilinx ISE. Spartan3 Starter Kit. Projekt „světelný had“.
2. Vývojové prostředí Xilinx ISE: Project navigator, schématický návrh, HDL editor, PACE. Syntéza a implementace návrhu.
3. Příklad kombinačního logického obvodu: aritmetická jednotka. Zadání samostatné úlohy.
4. Synchronní návrh logických systémů, připojení hodinového signálu, oddělovač GBUF.
5. Test č.1: Programovatelná hradlová pole - základní pojmy, využití, architektura FPGA. Příklady sekvenčních obvodů.
6. Xilinx ISE: Hierarchická struktura návrhu, sběrnice, logický simulátor, implementace návrhu. časová simulace, časová analýza.
7. Implementace stavového automatu v FPGA. Pokračování na samostatné úloze.
8. Xilinx ISE: Implementace sériového rozhraní v FPGA.
9. Pokračování na samostatné úloze.
10. Pokračování na samostatné úloze.
11. Test č.2: Příklady návrhu základních funkčních bloků. Pokračování na samostatné úloze.
12. Pokračování na samostatné úloze. Implementace a ladění projektu na vývojové desce.
13. Seminář: Odevzdání a obhájení samostatného projektu, udělení zápočtu.
1. Základní funkční bloky v logických obvodech. Programovatelné logické obvody PAL, GAL, FPGA, CPLD. Srovnání HW a SW realizace logických funkcí.
2. Architektura programovatelných obvodů FPGA. Řada Xilinx Spartan 3.
3. Způsoby návrhu FPGA a CPLD. Schématický návrh, jazyk VHDL pro popis logických struktur.
4. Návrh základních typů kombinačních logických obvodů: hradla, multiplexor, dekodér, sčítačka, komparátor.
5. Návrh základních typů sekvenčních logických obvodů: D-klopný obvod, datový a posuvný registr, čítače.
6. Hierarchický návrh číslicového systému.
7. Stavové automaty a jejich implementace v FPGA. Využití ve vestavěných řídicích systémech.
8. Implementace pamětí v FPGA. Bloková a distribuovaná paměť, vícebránové paměti.
9. Prvky DSP na platformě FPGA. Využití v lékařské přístrojové technice.
10. Návrh a použití IP maker. Core Generator, EDK.
11. Specifické prvky architektur FPGA. DCM, HW násobičky.
12. Přechodné děje v logických systémech. Synchronní a asynchronní návrh. Hazardy a jejich eliminace.
13. Podpůrné obvody pro realizaci logického systému s FPGA. Obvody pro napájení a styk s okolím.
Laboratoře:
1. Seznámení s obsahem cvičení a podmínkami pro zápočet. Úvod do vývojového prostředí Xilinx ISE. Spartan3 Starter Kit. Projekt „světelný had“.
2. Vývojové prostředí Xilinx ISE: Project navigator, schématický návrh, HDL editor, PACE. Syntéza a implementace návrhu.
3. Příklad kombinačního logického obvodu: aritmetická jednotka. Zadání samostatné úlohy.
4. Synchronní návrh logických systémů, připojení hodinového signálu, oddělovač GBUF.
5. Test č.1: Programovatelná hradlová pole - základní pojmy, využití, architektura FPGA. Příklady sekvenčních obvodů.
6. Xilinx ISE: Hierarchická struktura návrhu, sběrnice, logický simulátor, implementace návrhu. časová simulace, časová analýza.
7. Implementace stavového automatu v FPGA. Pokračování na samostatné úloze.
8. Xilinx ISE: Implementace sériového rozhraní v FPGA.
9. Pokračování na samostatné úloze.
10. Pokračování na samostatné úloze.
11. Test č.2: Příklady návrhu základních funkčních bloků. Pokračování na samostatné úloze.
12. Pokračování na samostatné úloze. Implementace a ladění projektu na vývojové desce.
13. Seminář: Odevzdání a obhájení samostatného projektu, udělení zápočtu.