Přednášky:
Programovatelné logické obvody PAL, GAL. Srovnání HW a SW realizace logických funkcí.
Architektura FPGA Xilinx řady 4000. Konfigurovatelné logické bloky CLB, IOB, propojovací síť.
Prostředky návrhu obvodů FPGA. Xilinx Foundation: schématický editor, LogiBLOX.
Simulace a implementace logického návrhu. Vytvoření konfiguračního souboru, ladění.
Jazyk VHDL pro popis logických funkcí. Struktura návrhu, entita, signál, datové typy.
Popis kombinačních logických funkcí v jazyce VHDL. Souběžné přiřazení, multiplexor, zpoždění.
Popis sekvenčních logických funkcí v jazyce VHDL. Proces, proměnná, synchronizace.
Stavový diagram jako nástroj pro popis sekvenční logické funkce. Editor stavových diagramů.
Hazardy v logických systémech a způsoby jejich eliminace. Synchronní a asynchronní návrh logických systémů.
Specifické prvky architektur FPGA. Inkrementální návrh, EPIC.
Programovatelné obvody Xilinx řady 5200, 9500, Virtex. Norma IEEE 1149.1 Boundary-Scan.
Podpůrné obvody pro realizaci logického systému s FPGA. Obvody pro napájení a styk s okolím.
Architektury PLD jiných výrobců (Altera, Lattice, ).
Návrh některých standardizovaných funkčních bloků v FPGA. Mikroprocesorové jádro (core).
Cvičení:
Seznámení s obsahem cvičení a podmínkami pro zápočet. Kombinační a sekvenční logické funkce.
Test č.1: Programovatelná hradlová pole - základní pojmy, využití, architektura XC4000.
Zadání 2. samostatné práce: Návrh, simulace a implementace logického systému s prostředky VHDL.
Seminář: Odevzdání a obhájení 2. samostatné práce, udělení zápočtu.
Laboratoře:
Pokračování na 1. samostatné práci.
Příklad stavového automatu - zabezpečovací zařízení, návrh a simulace.
Synchronní návrh logických systémů, připojení hodinového signálu, oddělovač GBUF.
Hierarchický návrh, smíšený návrh. Využití LUT jako paměti, dvouportová paměť, definice obsahu.
Pokračování na samostatné úloze. Návrh a simulace popisu v jazyce VHDL.
Pokračování na samostatné úloze. Implementace a ladění projektu na vývojové desce.
Počítačové laboratoře:
Seznámení s vývojovým prostředím pro návrh obvodů FPGA.
Vývojové prostředí Xilinx Foundation: Schématický editor, knihovna součástek, LogiBLOX.
Zadání 1. samostatné práce: Návrh, simulace a implementace logického systému v obvodu FPGA.
Xilinx Foundation: Hierarchická struktura návrhu, sběrnice, logický simulátor, implementace návrhu. časová simulace, časová analýza, EPIC.
Xilinx Foundation: funkční a časová simulace, časová analýza, EPIC. Implementace sériového rozhraní v FPGA.
Odevzdání 1. samostatné práce.
Návrh logické funkce stavovým diagramem. Rozbor v jazyce VHDL.
Programovatelné logické obvody PAL, GAL. Srovnání HW a SW realizace logických funkcí.
Architektura FPGA Xilinx řady 4000. Konfigurovatelné logické bloky CLB, IOB, propojovací síť.
Prostředky návrhu obvodů FPGA. Xilinx Foundation: schématický editor, LogiBLOX.
Simulace a implementace logického návrhu. Vytvoření konfiguračního souboru, ladění.
Jazyk VHDL pro popis logických funkcí. Struktura návrhu, entita, signál, datové typy.
Popis kombinačních logických funkcí v jazyce VHDL. Souběžné přiřazení, multiplexor, zpoždění.
Popis sekvenčních logických funkcí v jazyce VHDL. Proces, proměnná, synchronizace.
Stavový diagram jako nástroj pro popis sekvenční logické funkce. Editor stavových diagramů.
Hazardy v logických systémech a způsoby jejich eliminace. Synchronní a asynchronní návrh logických systémů.
Specifické prvky architektur FPGA. Inkrementální návrh, EPIC.
Programovatelné obvody Xilinx řady 5200, 9500, Virtex. Norma IEEE 1149.1 Boundary-Scan.
Podpůrné obvody pro realizaci logického systému s FPGA. Obvody pro napájení a styk s okolím.
Architektury PLD jiných výrobců (Altera, Lattice, ).
Návrh některých standardizovaných funkčních bloků v FPGA. Mikroprocesorové jádro (core).
Cvičení:
Seznámení s obsahem cvičení a podmínkami pro zápočet. Kombinační a sekvenční logické funkce.
Test č.1: Programovatelná hradlová pole - základní pojmy, využití, architektura XC4000.
Zadání 2. samostatné práce: Návrh, simulace a implementace logického systému s prostředky VHDL.
Seminář: Odevzdání a obhájení 2. samostatné práce, udělení zápočtu.
Laboratoře:
Pokračování na 1. samostatné práci.
Příklad stavového automatu - zabezpečovací zařízení, návrh a simulace.
Synchronní návrh logických systémů, připojení hodinového signálu, oddělovač GBUF.
Hierarchický návrh, smíšený návrh. Využití LUT jako paměti, dvouportová paměť, definice obsahu.
Pokračování na samostatné úloze. Návrh a simulace popisu v jazyce VHDL.
Pokračování na samostatné úloze. Implementace a ladění projektu na vývojové desce.
Počítačové laboratoře:
Seznámení s vývojovým prostředím pro návrh obvodů FPGA.
Vývojové prostředí Xilinx Foundation: Schématický editor, knihovna součástek, LogiBLOX.
Zadání 1. samostatné práce: Návrh, simulace a implementace logického systému v obvodu FPGA.
Xilinx Foundation: Hierarchická struktura návrhu, sběrnice, logický simulátor, implementace návrhu. časová simulace, časová analýza, EPIC.
Xilinx Foundation: funkční a časová simulace, časová analýza, EPIC. Implementace sériového rozhraní v FPGA.
Odevzdání 1. samostatné práce.
Návrh logické funkce stavovým diagramem. Rozbor v jazyce VHDL.